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Veeco：在GAA、HBM与CPO交汇点上的重要玩家 如果把半导体产业链的终点是材料。Veeco就是一家材料公司。 公司业务看起来分散：LSA、MOCVD、Ion Beam、Wet、Litho。但如果用一条主线去理解，其实很清晰——它做的是在原子尺度上控制材料。 Veeco当前收入约70%以上来自半导体相关业务，产品结构可以分为三层： 第一层是LSA（Laser Annealing）和先进封装（Wet + Litho），贡献大部分收入； 第二层是Ion Beam等高精度材料处理； 第三层是MOCVD等化合物半导体设备，当前占比不高，但决定未来空间。 LSA本质是一个“热控制工具”。但在先进制程里，“热”已经不是普通变量，而是最核心约束之一。 离子注入之后必须退火，这是所有晶体管都绕不开的步骤。传统路径是RTA或炉管，但问题在于，它们是“全局加热”，时间长、扩散大。节点进入7nm以下，这种扩散开始不可接受。 GAA把问题推到极限。沟道结构更精细、尺寸更小，任何多余的扩散都会直接影响器件性能。这时候，工艺需求发生了本质变化——不再是“加热”，而是“精确加热”。 LSA的价值就在这里：纳秒级、局部加热，几乎只作用在表层。 LSA的护城河不是设备本身，而是“工艺嵌入”。一旦进入产线，很难被替换。 再看先进封装（Wet + Litho）。 HBM和Chiplet的爆发，把封装从辅助环节变成核心环节。工艺数量增加、步骤复杂度上升，对清洗、刻蚀、光刻的需求同步放大。 Veeco不是技术绝对领先，而是“高吞吐 + 低成本”的参与者。 它已经进入TSMC、Samsung、Micron等客户体系，但这块的护城河明显弱于LSA。对手是Lam、TEL、Applied这些平台型公司。 再看Ion Beam / ALD / PVD。 ALD和PVD是典型的大厂战场，Applied Materials、Lam、TEL拥有绝对优势。Veeco在这里几乎没有存在感。 Ion Beam是一个典型的niche技术：慢、贵，但精度极高。在某些场景下，比如MRAM、光子器件、MEMS，它几乎不可替代。 这类业务的特点是：市场小，但稳定，毛利高，客户粘性强。 最后看MOCVD。 这是当前占比不高，但最值得关注的一块。 MOCVD用于生长GaAs、InP、GaN等材料，是光通信和功率器件的基础。随着CPO（共封装光学）推进，InP激光器的重要性在快速上升。 问题不在于设备数量，而在于“良率 + 工艺 + 材料体系”。这一层很可能成为真正瓶颈。 Veeco和Aixtron是唯二的核心玩家。 总的来说，Veeco很可能是一个“结构性机会”。 它的当前收入由半导体驱动，但未来估值空间取决于两件事： 第一，LSA是否进入更深的先进节点工艺； 第二，MOCVD是否成为CPO时代的关键瓶颈。 如果这两件事成立，这家公司会从一个“小众设备商”，变成“材料层定价权参与者”。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议dyor

行业深研：LSA--2nm的隐形分水岭 在先进制程不断逼近物理极限的过程中，“热”成为最核心的变量之一，一点点温度偏差都容易让良率不可接受。 LSA这种退火设备，在先进节点中，它的意义已经发生变化。 前道制造中，离子注入是不可绕开的步骤。它负责将掺杂原子打入硅中，定义器件电学特性，同时不可避免地破坏晶格结构。 退火的作用，是完成两件事：修复晶格、激活掺杂。传统路径是炉管或快速热退火（RTA），通过整体加热晶圆，让原子在高温下重新排列。但问题在于，这种加热是全局的，时间是秒级甚至更长，掺杂在被激活的同时发生扩散，结变宽、边界变钝。 在28nm、14nm时代，这种扩散仍然可以容忍。但进入7nm以下，尤其是从FinFET向GAA（Gate-All-Around）过渡之后，器件尺寸逼近物理极限，任何额外扩散都会直接侵蚀性能窗口。问题从“需要退火”变成“需要一种不带副作用的退火”。 LSA通过在纳秒到微秒级时间内对晶圆表面进行瞬时加热，温度可以高于传统退火，但因为持续时间极短，热扩散被压制在极浅范围内。随后快速冷却，掺杂被激活、晶格被修复，但位置几乎不发生迁移，从而形成极浅且陡峭的结。这直接对应更低漏电、更高开关速度以及更可控的电场分布。 放在器件结构演进中看：FinFET解决的是平面器件失效后的继续缩放问题；GAA通过四面包裹沟道提升栅控能力，使先进节点仍能前进一段；而未来的CFET（Complementary FET），则是在横向无法继续压缩之后，通过垂直堆叠来延续密度提升。在这一过程中，结构不断演进，但约束条件在收紧，而“热预算”逐渐成为最硬的边界。 GAA的核心变化是channel更薄、间距更小、结构更复杂，任何额外的热扩散都会直接改变器件的几何与电学特性。source/drain掺杂会向channel侵入，短沟道效应迅速恶化；nanosheet之间的间距与应力分布被扰动，电场控制能力下降；接触区域本身极小，轻微扩散就会带来显著电阻变化。在这一结构下，热扩散不再是性能损失，而是结构破坏。 这也是传统退火开始失效的原因。你仍然可以用它激活掺杂，但代价是把设计好的器件“热模糊”。最终得到的是一个可以导电但偏离设计窗口的晶体管。 LSA正好解决的是这个矛盾。它将“温度”和“时间”解耦：允许极高温度，但把作用时间压缩到扩散尚未来得及发生的尺度；同时通过线光束扫描，仅作用于表面区域，避免深层结构受热。 高温、极短时间与局部控制这三个条件，在现有热处理方案中几乎只在LSA上同时成立。因此，在FinFET时代，LSA更多是性能增强工具，而到了GAA，它的角色变成“结构可行性工具”。 随着节点进入3nm、2nm甚至更小，热处理不再是一个可以灵活调整的工艺步骤，而成为限制器件设计空间的核心变量。LSA的重要性也因此被重新定价，从“可选项”逐步向“默认配置”转变。 GAA仍将是未来5到8年的主线，但其边际收益正在递减。随着尺寸进入2nm及以下，问题开始转向材料与物理极限：沟道无法无限变薄，接触电阻快速上升，功耗不再按比例下降。行业的答案是转向三维结构，即CFET，将NMOS与PMOS垂直堆叠，在横向受限后向纵向要密度。 但CFET带来一个新的约束：热。GAA仍是单层结构，高温处理的容忍度较高；而在CFET中，任何一次高温工艺都有可能破坏已经完成的另一层结构。传统RTA这种“整片加热”的方式开始失效，因为其热扩散范围过大，无法实现层间隔离。 这使得LSA未来更加重要，其纳秒级时间尺度和纳米级加热深度，使其能够只处理单一层而不影响上下层器件。这种选择性热处理能力，是CFET工艺成立的基础。 这种变化也在重塑竞争格局。从设备层面看，LSA仍是一个多玩家市场，核心厂商包括Veeco Instruments Inc.、Applied Materials以及SCREEN Holdings。SCREEN依靠装机量与历史验证占据主流，Applied Materials凭借平台能力与客户绑定形成系统优势，而Veeco通过LSA在先进节点关键工艺中实现突破。 但真正的竞争不止于设备。第一层是设备厂之间的直接竞争；第二层是工艺路线竞争，即LSA与RTA等技术的取舍；第三层是系统级竞争，即谁能将设备、材料与工艺整合进完整流程。在GAA阶段，这种竞争更多体现在设备性能与参数能力上；而进入CFET阶段，竞争将转向与晶圆厂的深度协同，护城河从单一设备转向“设备+工艺+材料”的系统能力。 从客户导入情况看，Veeco已经完成最关键的一步，其LSA设备已进入头部先进逻辑厂，并在部分工艺中成为量产标准设备。这意味着技术已经通过最严格验证，并具备随产能扩张放量的潜力。但这种导入目前仍集中在局部工艺，而非全面主导。在存储领域，包括DRAM与HBM，LSA仍处于评估阶段，尚未进入大规模量产。 因此，LSA的竞争本质上是，谁能在温度控制、扫描均匀性、应力管理等细节上做得更好，谁就更有机会进入先进节点的标准工艺路径。 总的来说，从FinFET、GAA最后到CFET的演变中，LSA完成了从性能优化工具到结构实现基础的转变。下一阶段真正的瓶颈，不只是结构或对准精度，而是在多层堆叠前提下，是否能够完成掺杂激活与缺陷修复，同时不破坏其他层结构。这将决定先进制程的上限，也决定价值将集中在哪些环节。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议dyor

最近提交ipo的ai芯片的新宠Cerebras火遍硅谷。 其芯片在小模型场景下，其推理速度最高可达 H100 的 20 倍；而超大规模模型（如 400B 参数量级），Cerebras CS-3 系统的单用户响应速度约为 B200 的 2.4 倍 那么cerebras究竟是如何做到的呢？ 它是否会成为英伟达杀手呢？ 我们需从算力演进的本质开始。 AI算力的演进，正在从“算力本身”转向“通信与系统结构”。在这条演进路径上，Cerebras Systems提供了一种完全不同的答案：不是优化分布式，而是尽可能消灭分布式。 一、两条路线：消灭通信 vs 优化通信 当前AI算力本质上分为两种架构哲学：一条是以NVIDIA为代表的路线： 多芯片（GPU），高速互连（NVLink / CPO），scale-out（横向扩展） 另一条是Cerebras路径：单芯片做到极限（wafer-scale） 片内网络替代跨节点通信，scale-up（纵向放大） 核心区别是：一条在解决“如何连接更多芯片”，另一条在解决“如何不需要连接”。 二、为什么这条路现在才成立 wafer-scale并不是新概念，80年代就有人尝试，90年代商业化失败。原因是： 良率无法承受 没有容错机制 软件无法支撑 行业因此形成共识：小die + 高良率 + 分布式。 Cerebras的突破在于三件事同时成立： 1）容错机制工程化 2）片上网络成熟 3）AI workload匹配（高并行，强同步，通信主导） 本质变化是：从“完美硬件”转向“可容错系统”。 三、性能对比：单点极限 vs 系统扩展 在通信层面，两条路线的优劣非常清晰： 1）片内通信 Cerebras：纯片内 → 延迟最低、能耗最低 CPO：仍有光电转换 → 单点效率：Cerebras更优 2）系统扩展 Cerebras：一旦跨芯片 → 回到通信问题 CPO：带宽可持续扩展 → 系统能力：CPO更优 3）功耗结构 Cerebras：单机功耗极高，但通信极省 GPU+CPO：单点功耗可控，系统效率更平衡 结论很明确： Cerebras赢“单机极限”， CPO赢“系统规模”。 四、适用场景：谁该用cerebras 判断标准可以简化为三个问题： 1）通信是否是瓶颈 2）任务是否可集中 3）结构是否规则 因此，高度适用于大模型训练（dense模型），超长上下文，及部分HPC（PDE、流体等） 这些任务的共性是强耦合 + 高同步 + 高带宽 部分适用于大模型推理（低并发），图计算（结构复杂时优势下降） 而不适用于CPU（通用计算），高并发推理，移动/边缘芯片，实时系统 这些系统的共性：不规则 / 高并发 / 低延迟 五、是否会变成主流 尽管Cerebras在特定场景极强，但主流不会走这条路，原因是： 1）物理约束：功耗密度；信号延迟→ 容错解决不了这些问题 2）经济性：小die良率更高；chiplet更灵活 3）产业路径：TSMC等体系优化方向是模块化，多客户复用而不是超大单体 4）需求侧变化：推理占比远高于训练，多任务、高并发成为主流 六、cerebras的意义 与其说wafer-scale尺寸是重要的趋势，不如说容错设计是会被广泛吸收的哲学 未来可能会出现chiplet级容错，封装级绕路 核心变化是单个硬件不再需要完美，系统负责兜底。 回到最初的问题：Cerebras会不会成为NVIDIA的“杀手”？ 答案其实已经很清楚。 它确实在一个关键点上击中了GPU体系的软肋——通信。但行业的选择，并不是非此即彼，而是多个技术突破同时采用：更强的互连、更低的通信能耗、更高的系统级效率。 因此，更准确的判断是Cerebras不是英伟达的杀手，而是英伟达及所有芯片公司可借鉴的最佳实践。 免责声明：本人持有文中提及的标的，观点必然偏颇，非投资建议，投资风险巨大，入场需极度谨慎 （图：一个cerebas芯片）

行业分析：AI光互连全景：谁是下一个“HBM级瓶颈”？ AI算力的瓶颈正在从计算转向带宽。随着GPU规模扩大，节点间通信接近N²级增长，电互连在功耗与距离上逐步触顶，光互连从可选项变成刚需。这一变化不只是需求扩张，而是产业结构的重排：光开始从数据中心边缘进入系统核心，甚至进入封装内部。 从底层看，硅光（SiPho）是在硅基上做出一整套光通信器件：波导负责传光，调制器把电信号变成光，探测器再把光变回电。它解决的是带宽与能效问题。硅本身不能发光，激光器依赖InP、GaAs等III-V材料，因此整个体系天然是“硅 + III-V”的异构结构。 产业链可以拆成四层：上游材料（InP与激光材料）、中游核心器件（激光器、硅光芯片）、模块与封装（光模块、CPO）、以及系统与网络架构。价值分配并不均匀。最稀缺的是光源，也就是激光器及其背后的InP体系，这一层类似算力链中的HBM，是物理瓶颈；再往下是硅光与光芯片，决定光电融合是否可行；光模块更偏制造与组装，周期性更强；真正的高价值封装集中在系统级CPO。 在硅光制造这一层，Tower Semiconductor 和 GlobalFoundries 是典型代表。它们本质是foundry，把光子芯片从设计变成晶圆。器件公司是它们的客户，而不是供应商。两者路径不同：TSEM更像工艺专家，擅长定制和复杂结构，解决“别人做不出来”的问题；GF更像平台型foundry，提供标准化工艺和规模能力，让更多客户可以复制。 这也解释了近期股价的差异。TSEM的上涨几乎直接由AI光互连驱动，尤其是硅光需求进入订单兑现阶段；GF更多受益于AI整体需求扩散，硅光只是其中一部分。前者是主线变量，后者更像beta。 很多人会误以为竞争在晶圆尺寸，比如300mm。但在SiPho、模拟、RF这些领域，关键不在晶圆，而在工艺复杂度、良率和客户绑定。真正决定竞争力的是能否稳定量产复杂光电结构，而不是晶圆大小。 从全球格局看，中国在光模块层面占据优势，但在SiPho制造仍处于早期阶段。差距不在技术原理，而在量产能力和客户验证。短期内，由于订单和经验的正反馈，差距在拉大；中期随着下游需求反向驱动，上游有望追赶。这一结构和HBM不同，SiPho不属于天然寡头，更可能走向多极竞争。 真正改变产业结构的是CPO（co-packaged optics）。CPO不是一个器件，而是一种封装形态：把光芯片与算力芯片封在一起，使光从“外部模块”变成“系统内部的一部分”。实现路径是先在SiPho晶圆上完成器件制造，筛选良品（KGD），切割成die，再与GPU/ASIC、HBM等一起进行异构集成，通常采用平面并排而非堆叠。 这一变化的核心结果是：硅光从“独立产品”变成“系统中的一层”。功能重要性不变，但定价权下降。过去光模块可以独立定价；在CPO中，价值更多被系统整合者吸收。掌握先进封装能力的厂商更接近控制节点，这也是为什么TSMC和Intel在这一阶段具备更强话语权，而TSEM和GF更接近中游die供应商。 CPO对技术提出了三大硬约束：功耗、带宽密度和封装耦合。功耗决定系统是否可持续，带宽密度决定扩展能力，封装耦合决定良率和成本。这三点直接推动硅光工艺进入新阶段。 在这一过程中，低损耗波导成为关键基础。波导是芯片内部的“光通道”，损耗以dB/cm衡量。0.1 dB/cm与1 dB/cm的差异，会在封装内线性累积，直接决定系统功耗与成本。当前主流量产水平在0.3–1 dB/cm，先进工艺可到0.1 dB/cm，实验室中的氮化硅（SiN）接近0.01 dB/cm，但距离大规模量产仍有距离。材料路径也逐渐清晰：硅波导受限于粗糙度和折射率，长期趋势是向SiN迁移。 难点不在单点，而在多重极限叠加：侧壁粗糙度、PECVD氢吸收、SiN应力、弯曲损耗、光纤耦合等因素同时作用。这也是为什么真正的优势来自“全栈工艺控制”，而不是某个单一技术突破。 CPO不仅改变技术路径，也改变竞争结构。未来不会出现单一路线，而是分层共存： 核心AI集群：定制CPO，追求极致性能 大规模部署：标准化CPO或pluggable，追求成本与灵活性 即使在CPO内部，也会分化为“高性能CPO”和“标准化CPO”，类似HBM与DDR的关系：前者吃价值，后者吃规模。 对TSEM和GF来说，这种分化进一步强化各自路径。TSEM更靠近高性能CPO，承接定制需求，有机会成为局部瓶颈；GF更靠近标准化CPO，承担规模扩张，是产业的放大器。 整条链可以压缩成一句话：材料决定能不能做，芯片决定性能上限，封装决定系统价值，系统厂决定利润分配。对应到算力链，InP激光器类似HBM，CPO类似GPU封装，光模块类似服务器组装，而硅光晶圆厂更像中间层的chiplet供应商。 从投资角度看，最确定的机会在光源，这是物理瓶颈；最大弹性在硅光与CPO，一旦路径跑通会被放大；光模块是顺周期；封装稳定吃利润但不容易爆发；系统层存在潜在黑马，但取决于架构演进。硅光不会消失，但正在被“吞入系统”。未来真正的“HBM时刻”，更可能出现在光源层或系统级封装，而不是封装之前的中游晶圆环节。 免责声明：本人持有文章中提及资产，观点充满偏见，非投资建议dyor

AI芯片的scale up，底层=物理的限制是reticle： 光刻机一次只能曝光一个固定大小的区域，上限大约在800mm²左右。这决定了目前单颗芯片的尺寸的硬天花板。 行业突破这个限制的难度非常大，接近物理极限，因为光刻的面积和精度往往不能两全（镜头等设备限制），所以只能绕开它。 早期是大GPU，但这样做成本和良率都会变得很差。后来逐渐转向另外两条路径：一种是把系统做大，用一块更大的“硅底板”interposer把多个芯片拼在一起；另一种是把芯片拆小，再通过高速连接重新组合。 interposer本质上不做计算，只负责连接。GPU、HBM这些芯片放在上面，通过更细、更密、更短的连线实现高带宽数据交换。AI算力之所以能上一个台阶，很大程度上不是因为算得更快，而是数据在不同芯片之间移动得更快。 但interposer本身也会超过reticle的尺寸，这时候就需要用到stitching。做法就像拼瓷砖：一块一块曝光，然后精确对齐，拼成一个整体。难点在于精度控制，边界一旦对不齐，连线就会出问题。 这种方式只适用于对精度不那么敏感的结构。像CPU、GPU这类逻辑芯片，对时序的要求极高，任何纳米级误差都可能影响性能，所以不能用stitching。interposer因为只是布线层，没有复杂逻辑，可以容忍这种拼接带来的误差。 围绕连接这件事，行业逐渐形成了cowos和emib两种不同的实现路径。一种是做一个统一的大平台，把所有芯片放在同一块interposer上，连接集中在这层完成，带宽能力很强，但成本也高。另一种是不做大底板，只在需要高速连接的地方嵌入一小块桥接结构，按需提供带宽，结构更灵活，制造压力也更小。 在AI训练场景下，模型规模大，HBM带宽成为关键，整个平台需要维持极高的数据吞吐，这类设计更依赖大面积interposer。 但推理场景的约束不一样，更关注成本、延迟和并发，带宽需求往往集中在局部，不需要整个平台都维持极致带宽。这时候，把芯片拆成多个模块，再用局部高速连接拼起来，会更合适。 这也是EMIB这类方案更容易在推理芯片和ASIC里出现的原因。它不需要一整块大interposer，而是在关键位置提供高带宽连接，可以把计算、缓存、IO等模块分开设计，再按需组合。这样的结构更容易控制成本，也更有利于根据不同业务场景做定制化调整。对云厂自研芯片来说，这种灵活性很重要。 当然，推理并不完全不需要高带宽。在一些大模型推理场景里，HBM依然重要，对应的封装方案也会更接近训练芯片。但在更广泛的推理需求中，成本和规模才是核心约束，这使得模块化和局部互连的价值变得更高。 站在26年一季度末看未来，AI算力的扩展路径其实已经很清晰了。不是把单个芯片做得越来越大，而是把计算拆开，再用更高带宽把它们连接起来。芯片本身的尺寸被reticle锁死了，系统的规模则由连接能力决定。 免责声明：本文非投资建议dyor

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