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#张家界# #七星山# 荒野求生挑战赛最强女选手退赛。 共 100 名选手，没有任何外援，坚持时间最长者获胜。 冷美人 —— 来自云南的90后 两个娃儿的母亲 —— 全场第一个成功钻木取火的选手，在第 18 天，清空其他女性选手。 在第 37 天突然晕倒，经体检认为严重营养不良，被强制退赛。 冷美人退赛时，100 名参赛者中还有 14 位选手在坚持。 #学工程会加buff吗# #一代英雌#

昨天和搭子闲聊，提起来 #Nokia# 对方很意外问我，怎么突然关注老牌企业了，之前也和大家聊过，会分出一小部分资金配置美股，这个想法酝酿了挺长时间。也在实际行动中…… 但是前几天咱妈一条消息，我停止了前进的脚步，在加上家里长辈特意提醒，不要重仓满仓，所以这次只拿了轻仓心态，当然也是特别放松，今天简单记录一下，现在价位站稳16美元 提到 #Nokia# 第一印象是耐摔耐用的按键功能机，是我们一代人的青春回忆。但很多人不知道现在的它彻底剥离手机终端业务，已换了赛道，成为全球幕后的通信基建龙头了 一、历史：从跨界巨头，断臂求生 1865年诞生于芬兰，早期涉足造纸橡胶行业，后来切入移动通信，巅峰时期手机销量常年全球第一。智能手机浪潮到来后，因战略误判掉队，2013年正式把手机业务出售给微软，如今市面上带诺基亚标的手机，是品牌授权第三方HMD运营，和母公司主营业务无关 它没有像柯达一样固守旧业务走向消亡，选择果断取舍，卖掉消费手机板块，依托通信设备制造、海量专利站稳脚跟，稳居全球电信设备前三和爱立信、华为同台竞争 二、现在靠什么赚钱？三大核心业务 1. 移动基站网络 全球数百个运营商5G网络核心供应商手握数千项5G标准必要专利，每年稳定收获专利授权收入，同时布局下一代6G技术研发，占据行业核心席位 ​ 2. 光网络与数据中心基建 重金收购光通信企业后，业务高速增长，为AI机房、跨城算力传输提供光纤硬件，是大数据、AI时代不可或缺的网络血管，也是近两年业绩增长主力之一 3. AI网络技术研发 推出AI-RAN方案，简单理解就是把AI芯片嵌入基站，让基站不只传递手机信号，还能在本地完成智能计算，和英伟达达成10亿美元战略投资合作联合美国T-Mobile开展商用试点，瞄准2030年千亿级市场空间 三、巴黎退市，是理性精简 此前诺基亚宣布退出巴黎泛欧交易所上市，不少人误以为企业经营出问题 事实：仅关闭交易量极低的单一市场芬兰赫尔辛基总部交易所、美国纽交所正常交易，巴黎市场常年成交冷清但每年要承担高额审计、合规管理费退市是纯粹降本增效，把资金、人力集中投入AI和6G研发，属于主动战略收缩，并非破产跑路 优势：老牌通信技术沉淀深厚，绑定头部芯片企业卡位AI通信赛道，光网络业务盈利持续改善，现金流稳定 我们不必用十几年前的手机印象定义它也不用神化短期股价波动。它不再是面向普通消费者的手机品牌，而是藏在网络背后，默默搭建通信与AI算力高速公路的硬核企业

🚨 Claude 发布 Opus 4.8， 带来一个牛逼的功能 ——【动态工作流】 它不再单打独斗，而是一口气拉起几百个 agent 并行干活： 拆任务、跑代码、再派另一批 agent 互相挑刺验证， 反复迭代到结果收敛。 - 有开发者用它把 Bun 从 Zig 迁到 Rust，只花了 11 天 - 75 万行 Rust，99.8% 测试通过 - 几百个 agent 并行，每个文件配两名审查 agent - 快速模式比上一代快 2.5 倍、便宜 3 倍 以前要按季度排的活，现在周末前就能收尾 ⬇️

兄弟们！ 现在已经可以在 ZenMux 上免费体验 Claude Opus 4.8 了！ 我第一时间用它跑了那个Hugging Face大佬M 硬核的「Three.js 纯图元造飞机测试」，要求只用内置几何体（Box、Cylinder、Cone、Sphere…），不准用任何模型加载器，纯手搓一架高细节波音 747-400。 （见视频-Prompt 见评论区） Opus 4.8 从输入提示词到生成完整可运行的 HTML 网页（后掠机翼 ~35°、四台发动机精准吊装、驼峰上层客舱、可收放起落架动画、翼梢小翼、导航灯频闪），一次成型！ 整体效果非常惊艳：比例严谨到离谱、从正面/侧面/俯视/3/4 视角一眼就是 747、连发动机吊架的角度都对！ 熟悉的老朋友都知道，ZenMux 每次新模型都是 ZeroDelay 首发，并且限时免费额度体验！ Anthropic 旗舰刚发布，现在立刻就能通过 API 调用！ 另外平台 还“有赔付保障的生产级 AI Gateway”，统一接入 + 路由 + 可用性 + 赔付保障，快速尝鲜首选 复杂空间推理 + 一次成型的工程代码能力是真的没话说，几乎不用返工。 专为 Agent 与长程编码设计，在 SWE-bench、Terminal-Bench、Agentic Coding 等多项榜单直接拿下第一！ 代码与多模态理解全面超越上一代，复杂三维结构、物理比例、动画时序都拿捏得死死的。 完全兼容主流 API 格式，无需改动现有工具链。 支持按量计费 + Builder 套餐。 👇 Promot直接体验见评论区：

通义千问最新一代旗舰模型Qwen3.7-Max也半价了，新人每日还送100次免费调用 活动同时上线Qoder（全球版）和Qoder CN（国内版），看打榜的Benchmark遥遥领先于Claude Opus 4.6 Max？？？ 就吹吧，那么离谱的价格，不就是给评测机构塞红包了 实际体验下来，我已经不相信这些评测数据了，花钱砸的吧🤣

广东深圳，一对母子同时查出幽门螺杆菌感染。妈妈规范治疗一次就成功根除，可16岁的儿子阿伟，两年内连续治疗四次，全部失败。 更可怕的是，检查发现他体内的幽门螺杆菌已对临床常用的5种抗生素全部耐药，几乎到了无药可用的地步。 同样的细菌，差距为何这么大？医生追问后找到了根源：阿伟每次治疗，症状一缓解就自行减药或停药。不规范的用药，把普通的细菌硬生生“喂养”成了超级耐药菌。 根除幽门螺杆菌，为什么不能“见好就收”？ 幽门螺杆菌是明确的一级致癌菌，和胃炎、胃溃疡甚至胃癌都有关。目前主流治疗是“四联疗法”——两种抗生素+抑酸药+铋剂，连吃10到14天，力求一次彻底杀灭。 但抗生素杀菌时有个特点：最先被杀死的，是对药物最敏感的细菌。如果疗程不足、药量不够，一部分天生就比较“扛打”或碰巧有耐药基因的细菌就会侥幸活下来。这些“幸存者”大量繁殖，把耐药能力一代代传下去。 阿伟每次都是症状好转就停药，等于每次都在帮细菌做一场“耐药筛选赛”。四轮下来，留下的自然是刀枪不入的全耐药菌株。而他的妈妈一次成功，恰恰是因为听医生的话，足量足疗程吃完了全部药物。 全耐药意味着什么？ 一旦5种常用抗生素全部失效，后续治疗会变得极其困难。医生可能得通过胃镜取样做药敏试验，像大海捞针一样寻找还能起效的药物，治疗周期更长、副作用更大，费用和精神压力也成倍增加。而在这期间，幽门螺杆菌还在持续损伤胃黏膜。 不想“养出”耐药菌，记住三件事 1. 从正规医院起步 别自己根据经验买药吃。医生会根据耐药数据和你的情况，选择合适的抗生素组合。 2. 吃完疗程，绝不半途而废 这是最关键的一条。哪怕吃药两三天后胃痛、腹胀就消失了，也必须把10～14天的药全部按时按量吃完。中途减量或停药，等于前功尽弃，还帮细菌“晋级”。 3. 首次失败后，别急着盲试下一轮 治疗失败应在医生指导下间隔3～6个月再处理，最好能做药敏试验，找到真正有效的敏感药。反复盲试，只会让耐药越来越严重。 另外，幽门螺杆菌经口传播，家庭内容易交叉感染。建议家人一起筛查，平时注意分餐、使用公筷。 把每一次规范治疗，都当作唯一一次根除机会，这是避免“超级耐药菌”上身最有效的办法。阿伟用了两年时间、四次失败换来的沉重教训，希望更多人能在拿起第一粒药之前就记在心里。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线