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６月４日(木)よる７時🪭 #突破ファイル# ２時間SP✨ 🚢海上税関 　#加藤清史郎# と密輸の手口を暴く！ 💸突破国税局 　#板尾創路# 住職の１億円税逃れの証拠は！？ 💪スグやる課 　🆚外来ゾンビ草 スタジオには #上川隆也# #瀬戸朝香# そして #andTEAM# から #NICHOLAS# #TAKI#

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

富士山凌晨五点的一支舞，炒翻了网络。 先来聊聊故事的全貌。 很短小精美的一个视频，怎么就戳中了这么多人的G点。 一对中国情侣，抖音网红达人“藤短短”，来到山梨县河口湖镇那家以“富士山背景”闻名的罗森便利店前，跳了一支舞，发布了极短的12秒的抖音视频，引发争议了。 当前日本社会整体向右的情况下，会中文的日本人在小红书和抖音等平台搬运涉及日本的视频，也成了一门生意。 甚至有人鼓励拍摄在日外国人的各类不当行为，每个片子还可以获得4000日币左右的酬劳。 这类不当行为，日本人称其为：迷惑行为。 什么意思呢？ 简而言之，就是给别人添麻烦，造成困扰的行为。 比如常见的旅游途中的迷惑行为：电车里打电话，神社里大吼大叫，边走边吃东西，随处抽烟，富士山违规登山、奈良踢鹿等等，这几年曝光出来的挺多的。 这对中国情侣的短视频被日本网友扒出来以后，日本的网友先炸锅了。 “迷惑行为！”“堵住入口了！”“日本不是你们的主题公园！”铺天盖地的批评，账号被扒，人肉开始。 最多的一条批评他们跳舞的内容，浏览量都超过了600万次了。 紧接着，故事迎来了反转。 这对情侣拿出了带时间戳的原始素材：拍摄时间是凌晨五点。店门口空无一人，连一个路人都没有。 所谓的“堵住门口让人进不去”，是彻头彻尾的谎言。 当前的中日关系，加上高市内阁的外国人政策，一些本来微不足道的小事儿，经过不断地发酵，反而变得挺敏感的。 日本的一些右翼党派，也需要这样的矛盾和冲突，来获得更多的选票。 于是，一个精心剪辑过的视频，配上煽动性的文字，就足以让一个人在网络上社会性死亡。然后等反转出来，骂人的那批人早就散了，没有人道歉，没有人负责。 这，才是真正的迷惑行为。 要说迷惑行为，你往深了挖，日本人绝对是这个赛道天花板。 当然了，支持这个视频的，日本网友也不是少数。 遗憾的是，这个事件在中文互联网上同样引发了激烈的撕裂。 有人说：就算是早上五点，在公共场所这么跳也不妥。日本有日本的规矩，入乡随俗，懂吗？ 也有人说：同样的事白人做、日本人做，有人拍吗？凭什么中国人小心翼翼选了个没人的时间段，还是不行？这不是规则问题，这是仇中问题，承认仇中有那么难吗？ 还有一种声音，冷静得有点扎心：在以色列人眼里，这点事根本不值一提，能为这种鸡毛蒜皮吵翻天的国家，其实挺幸福的。 你瞧，同一个世界，同一个事件，不同的声音，这不挺好的。 我个人对这件事的看法。凌晨五点，没有妨碍任何人，我支持跳。 旅行是什么？旅行就是到一个地方，用自己的方式感受它、表达它。你可以拍照，可以大喊“好美啊”，可以在富士山脚下喝一罐啤酒，也可以跳一支舞。 这是人的天性，是自由最朴素的形态。 舞跳得很专业，富士山的背景恰如其分，既表达了旅行快乐，也表达了环境的美好，还表达了日本的魅力。这段舞蹈展现出来人的生命力与周围环境浑然天成。 这难道不是一条官方花钱都买不来的宣传片吗？ 当然也会有人说了，如果每天早上5:00都有一大堆人在那里跳舞，不就成了集体的迷惑行为，你还支持吗？ 东亚文化从来不缺乏杠精。你杠你有理、你杠你就是对的。你去跳舞，没准浏览量更高。 开心了就要跳舞嘛，跳舞有什么错？高市开心的时候跳起来更是眉飞色舞。 唯一能够批评的，应该是罗森便利店，便利店的门口，是人家的私有领域。但是便利店，在日本的环境里面，又是一个类似公共的空间。 不能忽略，故事还有另一面，同样值得正视。 中国的网红文化，有一条隐形铁律：不要脸，才有流量。于是，你看到了有在泥地里打滚的，有人在色情边缘不断的擦边，有人吃播吃到送急诊、、、 没背景、没资源的普通人，唯一的出路就是豁得出去。所以越来越多的人选择在一切公共场合展示自己，管它是便利店门口还是新宿车站，涉谷十字路口。 这种文化，在日本的环境里确实是异物。日本的公共空间逻辑是：你的存在感，不能超过你的社会许可。 在店门口制造任何形式的“被注目”，哪怕没堵着任何人，本身就已经越界了，很多日本人骨子里面是这么认为的。 两种逻辑，都有其内在的合理性。问题是，当这两种逻辑撞在一起，又叠加上民族情绪，事情就没法好好谈了。 这支凌晨五点的舞，你是支持还是反对呢？在评论区聊一聊。

谁懂啊！浅蓝水钻吊带直接把纯欲天花板焊在身上 软乎乎的齐刘海+白纱花朵耳饰，笑起来眼尾弯弯，甜得恰到好处，又纯又欲的氛围感直接拉满！ 浅蓝吊带yyds！ 甜妹脸+辣妹身材，这反差感谁顶得住啊💥

MacBook充电充到80%就慢下来了 有时候直接停在那不动 过好一会才继续 网上所有人都在讲锂电池化学特性决定了80%之后要慢充 没错 说了等于没说 从来没有人讲过充电器插进去那一秒钟 机器里面到底发生了什么 充电线插进USB-C口 第一个接触到的芯片叫ACE3 苹果自己做的USB-C控制器 数据归它管 充电也归它管 ACE3先跟充电器握手 走USB PD协议 充电器报身份 能出5伏 9伏 15伏 20伏 各档电流多少 ACE3收到之后不是自己决定 它去问SMC SMC是总指挥 综合三样东西做判断 电池有多少电 电池温度多少 系统在用多少功率 然后挑一档 选完 电就进来了 电池里面有一颗芯片 不在主板上 焊在电池自己的保护板上 叫BMU Battery Management Unit SMC跟BMU之间有一条专线SMBUS_BATT 充电的每一秒钟 SMC都在通过这条线问BMU 电压多少 电流多少 温度多少 充进去了多少 BMU一条一条回答 SMC根据回答实时调整充电策略 不是设好一个速度就不管了 是每秒都在变 开始充的时候可能用15伏大电流往里灌 充到一半温度高了切到9伏 到80%附近电压接近上限了电流开始往下压 快充满的时候电流可能就剩几百毫安 一次完整充电 策略可能变十几次 这些变化没有任何提示 不会弹窗说温度高所以降速了 它就是默默做了 再说温度 这个是所有人都忽略的重点 主板上有好几路温度传感器 其中有专门测电池区域的 SMC实时在读 温度偏高 SMC降低充电电流 再高一点 进一步降 到了某个阈值 直接停止充电 所以大热天MacBook充电特别慢 不是充电器的问题 不是线的问题 是SMC看了温度之后主动压下来的 低温也一样 零度附近锂电池内阻变大 硬塞大电流会伤电池 SMC也会减 同一台MacBook夏天和冬天充电速度不一样 不是错觉 是SMC在背后做了不同的决定 修机器的时候经常碰到一种情况 客户说充电特别慢或者充不进去 拿过来拆开一看 电池鼓包了 保护板上那颗BMU检测到异常直接锁了 它告诉SMC这颗电池不能再充了 SMC就停了 不是主板坏了 是电池在保护整台机器 有时候换一块电池 所谓的主板故障就好了 主板从头到尾没有问题 网上那些充到80%就拔 一定要关机充 千万不要边充边用 有些有点道理 有些纯粹是焦虑 SMC手里有实时的电压 电流 温度 循环次数 它每一秒都在根据这些数据做判断 比任何人盯着电量百分比手动拔线精确得多 大热天别捂着充就行了 其他的不用管 它自己会看着办

贝索斯说，妥协是处理矛盾最烂的方法。 你说天花板 12 英尺，我说 11 英尺，最后大家取个中间值，算 11.5 英尺，省事是省事，但离真相反而更远了。 真想知道答案，就该拿卷尺去量。 另一种同样很糟糕的方式，是两个人一直互相耗着，看谁先撑不住，谁先让步，问题看起来解决了，真相并没有出现，团队士气也会被一起耗掉。 把时间花在找答案上，比花在互相消耗上有意义得多。

群友因为小疏忽白白损失 2wu！ 今天，群友给钱包转账的时候，剪贴板上复制的是一个meme代币的合约地址，没检查就把 2w USDC 发过去了，效果就跟打入黑洞一样，没了。 我每次转账复制地址时候都会心跳加速，像高考答题一样反复检查，生怕转错。希望大家也注意。 针对群友这个case，其实有一个希望渺茫的解决办法： 1. 群友复制的是 ETH 的合约地址： 0x72b7，这是一个标准的 ERC20 合约，没有取回代币功能，部署者地址为 0xD400，部署时的 nonce 为 0。 2. 群友转账的时候还选错了链，转到了 BSC 链的地址 0x72b7，这个地址没有被部署过合约，是空地址。 3. 如果能联系到部署者 0xD400，可以让他用该地址在 BSC （nonce 0）部署一个取币合约，就能把 2w USDC 取回来。 地址表 0x72b7 （合约地址）: 0x72b734e6046304a78734937da869638e7e5b51d0 0xD400（部署者地址）: 0xD400E6cDb1063cDD3141Db97bdf97fAD8eeC69A4

秋叶原去了很多次了。基本上就是二次元谷子手办什么的。今天发现了秋叶原电器街的一面。 安利一下秋叶原的 千石电商。里面是各种树莓派、ESP32 开发版、M5Stack，奇特工具、各种型号的电路板配件之类的。 三楼有一些手工套装。比如可以自己动手做的星象仪、金属探测器、收音机什么的。 买了一些，打算回去玩玩看！