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#何時何分地球が何回まわったら# プロジェクト第一弾楽曲⌛ 40ｍP feat.鈴木愛理「空は二度燃える」MV #何時何分# #40ｍP# #鈴木愛理#

放送まであと1時間です⌛ 📺2021/3/21 18:00 「空は二度燃える」MV公開前特別配信番組 ▼出演者 #40ｍP　##鈴木愛理# ▼MC 吉田尚記（ニッポン放送） #何時何分#

🕵️ 四月加密黑客攻击回顾 据统计，4 月加密行业约发生 40 起独立安全事件，其中主要损失包括： KelpDAO：$292M Drift Protocol：$285M 约 30 起小规模攻击：~$22M Rhea Finance：$18.4M Grinex：$13.7M ZetaBridge：$8.1M Wasabi Protocol：~$5M Volo Vaults：$3.5M Sweat Foundation：$3.5M Hyperbridge：$2.5M Purrlend：$1.5M Aftermath Perps：$1.14M 从跨链桥、热钱包到私钥泄露和社工攻击，安全问题仍是加密行业最昂贵的代价之一。 数据来源：X @Zeneca

昨天消息出来后链上已经有动作了，目前我看下来主要关注标的有两个。 $安 0x126976da699d5ad0815eb134286fc6ca53e04444 主打是围绕 "安"相关的概念，可以是安全，安康啥的，梗点在于加上个币就是"币安"了，一直有人怀疑跟币安有关😂😂😂 前几天出来就30M上下，昨天比赛消息出来后爆拉。 $BigDon 0x71429f2e1e243b451b939a2af2b69fa646064444 这个是昨天宣布比赛后夜里4点多出来的，取的是Trump在民众里常见的称呼Big Don，略舔但对美国人来说比中文Ticker要容易接受很多😂😂 这个也是出来就30M，刚才扎针去16M后疯狂反弹去到了54M，现在小40M的样子。 这两个标对比之前的踏马，老子啥的开局都贵一些，明显是有庄的。但说实话这种我更敢拿，因为相对更容易判断走势，围绕着比赛去的，总不会炒个两天就结束吧？ 现在的BSC情绪盘meme我是真的不敢拿久，也不太敢玩二段，进去就被埋。相反这种根据去年Wlfi比赛的经验，项目要相互PK冠军的话，应该可以玩的时间长很多，散户也容易安心拿着过夜。 大家自己考虑吧，两个我都上了 其他的USD1新meme也继续蹲，估计还会有

既然，CZ被美国特赦，全力支持美利坚，是不是要支持下Base？ 1.Baseapp支持的第一个meme $Base人生 X402协议 龙一： $ping 已经40M了，我不敢追了，很多人都没反应过来。这个叙事太牛逼了！ 2.又买了一点 #base人生，给我来回割，麻了# @jessepollak 另外提一嘴，在OKX钱包里用base_eth跨链兑换着麻烦可以使用他们交易所里面的dex交易，ca直接可以用交易所里的eth/usdc来交易。体验码：M5CiH0XU6uHW2

先进封装的”耗材接棒”叙事最近很热，逻辑链也确实成立。但要理解为什么材料战场会从underfill转向CMP slurry，得先搞清楚一个更底层的技术拐点。 Micro bump方案同时撞上了三面墙。第一，bump pitch缩到25μm以下时solder bridging风险飙升，良率断崖。第二，JEDEC对HBM封装高度有硬限制，每层die加上micro bump加上underfill要吃掉40-50μm，堆到16层已经是物理极限，往20层走厚度预算根本不够。第三，underfill的thermal conductivity只有0.2-0.5 W/m·K，铜是401 W/m·K，差了三个数量级。每多堆一层die，中心层的junction temperature就更难控制。三个约束的共同解指向同一件事：取消solder和underfill，让copper直接做diffusion bonding。 Hybrid bonding解决了pitch、高度、散热三个问题，但代价是把容错率压到了atomic level。Micro bump时代表面粗糙度几十纳米就能工作，hybrid bonding要求Ra降到sub-0.5nm，任何一颗纳米级的particle都会在bonding interface形成void，后续thermal cycling会把void扩展成crack。这就是CMP slurry和Cu plating additives变成新咽喉的根本原因，配方质量直接等于bonding yield，bonding yield直接等于HBM产能。 但问题是，这条耗材链上谁真正有定价权。台厂的强项一直在设备和通路端。弘塑做ECP设备、辛耘做wet process清洗、中砂做pad和diamond disc，全部围绕化学品消耗量做文章，本身不掌握配方。崇越和华立是代理通路，帮信越、Fujimi把材料送进产线。真正自研CMP slurry配方的只有达兴和长兴，体量跟Fujimi、Entegris完全不在一个量级。化学配方的壁垒跟设备不一样，设备可以逆向工程迭代追赶，配方是几十年经验数据的堆叠，一款slurry打进台积电标准制程通常五到十年不会被替换。达兴说它的CMP slurry已经应用于N2并供货Arizona，如果属实，至少过了初步验证。但”应用于”和”规模化供货”之间的距离，有时候比技术本身还远。 资金从CoWoS设备capex转向耗材opex，方向没问题。但耗材链上真正有定价权的那一段在谁手里，市场似乎还没想清楚。

@JeffDean Also it doesn't make sense to only plot the last two points of a timeseries because then you have no idea what the yearly variability or long term trends are. I'm on my phone and asked Gemini to make me a 40 year plot

어렸을때 같이 연습하고 지낸 혜령이가 이쁘게 잘컸네요ㅋㅋ교복입고 왔다갔다하던애가 ㅜㅜ 노래도 좋고! ㅋ “@YNBENT: [M/V] 40(포티) - 봄을 노래하다

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线