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趁着富途老虎长桥的事儿，正好发一下券商 BIT 的活动，我自己也体验了几天，App 和交易操作都没什么大毛病，几个重点我也特意了解一下： 几个加分项： 1. KYC简单，仅需大陆身份证就能直接认证 2. BIT 主体在不丹，中国跟不丹迄未建交 3. 直连持牌券商，无CRS交换 4. 除了法币外，可以USDT/USDC直接秒出入金，加密市场和美股市场能在一起做 5. 美股交易界面会让长桥用户感觉异常舒适，绝对无感切 换 6. 交易成本还行，免佣 7. BIT 背后是那个谁，所以……（持有过一段时间BTDR聊表支持！ 几个还有待加强的： 1. 现在还没有美股期权交易，据说下个月就有了 2. App 略卡，而且由于里面加密和美股都有，全挤在一个App 里面，得习惯一下 3. 桌面端暂时是没有的，什么CLI，MCP，Skills 这种就先别想了 现在活动期： 1. 走下面我的链接得到额外100美金折扣券，能抵扣交易平台费。 2. 美股交易终身 0 佣金。 3. 美股 Lv1 实时行情（开户即送）。 专属链接： 和两个 BIT 的小伙伴拉了个群，如果你有其他的问题或者疑虑，也可以进群详询。

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

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话说今天WTI原油触及布林带下轨及EMA50日线的88+位置后有所反弹 介于习总已经出发，我们有必要参考下5.12-15号川普访华时的市场走势，当时是出发前到顶，抵达后开始回调 市场总是提前交易预期，现在预期兑现之后油价反弹，风险资产也有摸高回调需求，还是需要注意一下风险的 如果中美，美伊没有谈出超预期利好，市场可能会选择休息一下 @BITstocks_CN 买美股上BIT，10000+ 只美股与 ETF，真实持仓，享股息分红。

现在到底应不应该空长鑫 cxmt，我们数据说话：研究一下长鑫的交易量、资金费率、解锁周期🧐 ⚠️可以直接最后看结论 一、交易量： 交易量越大相对更稳定，也更加不容易被爆仓 找了一下交易量最大的还是 TradeXYZ，24h 1770w，排名第二的就是 Gate 920w，其他的几乎忽略不计 二、资金费率： 资金费率一天看不出来啥，拿 30 天净亏 20% 😂 看数据 Gate 最好，做空还是赚的，TradeXYZ 30 天亏 17.3%，bybit 好一点 30 天只亏 2.85% 三、解锁周期：【重要‼️】 最大 的问题就是什么时候解锁，如果不解锁就不会有抛压，那么就是纯亏了 目前最快解锁是 6 个月后，2027 年 1 月 27 日，2.27%，目前算大概 800 亿抛压 问题是 A 股在 2024 年被证监会暂停了转融券业务，也就是说 A 股目前是没有办法做空长鑫的😂 目前流通市值大概 2360 亿，不是太高 第一波真正的大规模老股解禁：2027 年 7 月 27 日（只能等解锁了） 四、结论 1️⃣ 所以现在感觉在 Hyper 上做多吃他的资金飞更好，30天可以吃到 15% 左右😂 2️⃣ 等到年底 12 月左右可以空了 ⚠️ 里面最关键的就是资金费率是不是转正，转正就需要考虑空了 --- #BIT美股# 7 年资管平台70 亿美金资管规模、美股平台费最便宜、新上线融资融券功能

1000 亿美金已经被市场吃完了，所以现在是后续的震荡和基本面的恶化，即便是我一直唱空的人现在都不敢唱空了 因为机构和大额投资人早就已经套保了，所以之前才会一直阴跌（会有人傻傻的不套保么？） 现在到了解锁那天有几个事： 1️⃣ 大家觉得他会跌，所以会砸盘，可能会跌一下，但是可能提前跌 2️⃣ 套保的 1000 亿美元需要平仓，所以需要买入，😂 这么大额的买入 所以，一般逻辑先跌后反弹，然后再慢慢跌下去 但是我不赚这个不确定的钱了 --- #BIT美股# 7 年资管平台70 亿美金资管规模、美股平台费最便宜、新上线融资融券功能

最近关注 BIT 美股融券数据后的一个变化：市场不再只有看多的声音，尤其是AI这种高估值方向，多空分歧正在慢慢放大 今天复盘最大的感受：市场开始奖励“确定性”，而不是单纯奖励“AI概念” 美股第54天 发现一个变化：以前看到一家公司的名字和AI挂钩，市场愿意给很高预期 但现在资金开始问一个更现实的问题： 你的AI收入，到底什么时候能变成利润？ 这也是为什么最近我没有急着追涨 机会很多，但我更想等市场把答案交出来 今天重新看了一下 $AVGO 以前很多人关注AI，第一反应都是GPU 但我觉得接下来一个值得关注的方向，是： AI从训练走向规模化部署后，定制芯片和网络的重要性会越来越高。 Broadcom的逻辑就在这里 它不是最热门的AI故事，但它处在一个很关键的位置： 大规模AI集群，需要的不只是计算能力，还需要高速连接和定制化解决方案。 我关注它，不是因为短期股价涨跌 而是看几个东西： AI相关收入增长能不能持续 大客户订单是否扩大 毛利率能否保持 如果未来AI基础设施继续扩张，ASIC可能会成为GPU之外的重要补充 但风险也很明显： 市场已经知道这个故事，如果增长低于预期，高估值公司调整会很快 另外我最近降低了对短期追涨的兴趣 比如 $NVDA 我依然认可它的长期地位 但现在买入，需要考虑一个问题： 如果未来半年AI资本开支继续增长，市场是否已经提前定价？ 所以我的策略： 上涨的时候观察 回调的时候寻找机会 更希望买在市场犹豫的时候，而不是所有人都兴奋的时候 BIT融券数据最近也会看一下 我觉得它比较有价值的地方，是观察市场分歧 一家公司上涨过程中，如果空头增加但股价依然强势，说明资金承接可能不错 但如果高估值叠加空头增加，同时跌破关键位置，就需要重新检查逻辑 此内容由@BITstocksCN赞助，买美股上BIT一1万+支美股与ETF，真实持仓，享股息分红 今天没有交易 不是没有看好的股票，而是现在更愿意等待 美股第54天，继续记录 下一阶段我更想研究的是： AI产业链里面，那些没有被市场反复讨论，但真正控制瓶颈的公司 （学习记录，不构成投资建议）